静态时序分析是芯片设计完成后进行时序验证的过程，本课程通过理论和实践相结合的方式，让学员熟练掌握静态时序分析的理论知识，并可以熟练是用EDA工具Prime Time进行时序分析和signoff。时序的概念贯穿整个ASIC流程，是ASIC设计实现的最重要指标，静态时序分析方法作为唯一的全面时序分析和收敛的保证，起重要性无可厚非。本课程旨在对时序约束和实现分析的原理进行介绍，并利用PrimeTime工具，对时序分析的流程，约束，时序路径，时序报告进行深入解析，并利用实训项目，对post-layout的网表进行时序验收检查，同时也对高级时序分析方法OCV和信号完整性等进行介绍。本课程适合数字集成电路设计高年级本科生，研究生，高校科研人员和数字集成电路后端设计工程师。

本课程适合于有意从事芯片后端设计的工程师。

获取技能：

1. 熟练掌握timing的概念，分析方法

2. 熟练掌握pt_shell的使用

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

课程大纲：

1. Timing constraint

2. 时序约束 技巧

3. Extraction

4. 提取技巧

5. pt_shell usage

6. 脚本使用和编写

7. Clock Specification

8. Timing model

9. 时序模型技巧

10. 报告产生与分析

11. Prime Time重要命令详解和用法

12. PT静态时序分析技术项目实践